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「韜定律」邏輯摺疊晶片 傳輸縮時（郝本尼）
By 信報財經新聞 on May 28, 2026
原文刊於信報財經新聞「CEO AI⎹ EJ Tech——智情筆報」
華為公司董事、半導體業務部總裁何庭波，日前在上海舉辦的電機電子工程師學會（IEEE）國際電路與系統研討會發表演講，其中提出的「韜定律」獲得廣泛關注，更被內地官媒譽為改寫產業路徑。
整合4層方案 挑戰傳統理論
根據華為觀察，過去業界一直遵從「摩爾定律」，專注把電晶體造得更小、更密，既可讓其性能每隔不到兩年倍增，也能減低每個電晶體的成本，然而隨着7納米製程的面世，尺寸縮放帶來效益已不明顯，研發成本與造價卻持續增加。
有見及此，何庭波認為真正的問題是在「時間，而非空間」，幾何縮放僅為減省傳輸時間手段之一，但實際上在電晶體、電路、晶片與系統的層面，其他機制同樣有助達致此目標【見表】，於是主張宏觀整合4層方案，別再像「摩爾定律」在電晶體層般各自為政。
何庭波又提出，用「韜（τ）」作為創新指標，這個希臘字母中的時間常數，於4層的含意同樣各有不同。「電晶體層」為皮秒（萬億分之一秒）級，「電路層」為納秒級（十億分之一秒），「晶片層」為微秒（百萬分之一秒）級，而「系統層」則是秒級，共通點是4層都得壓縮傳輸時間。
華為經驗為這套標準提供了最佳範例：晶片層的「邏輯摺疊」（Logic Folding），透過磨平晶圓加上三維摺疊方式，拉近原本在同一片面，需要導線連接的閘口；系統層的「靈衢總線」（Unified Bus），容許無轉換延遲的數據傳輸；標誌「電退光進」的Hi-ONE技術，則能擺脫纜線物理限制。
需要指出的是，近年科技界與學術界，並非沒有相近說法或做法，像Google、三星等科企，都強調減延為各層設計目標，英特爾、台積電的產品，亦不乏三維摺疊設計；至於曾獲華為「奧林帕斯獎」的瑞士蘇黎世聯邦理工學院教授穆特魯（Onur Mutlu），更是老早撰寫論文提出類似觀點。
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